CEA, Defacto Technologies и Innova Advanced Technologies завершили трёхлетний проект SoC PLANNER в рамках France 2030. Платформа объединяет спецификацию архитектуры и автоматизированное проектирование ASIC/SoC, чтобы инженерные команды могли системно сравнивать варианты до этапа реализации.
В единый процесс вошли A-DECA от CEA для многокритериального Design Space Exploration, SoC Compiler от Defacto Technologies для генерации синтезируемого RTL и PDM-платформа Innova для оркестрации вычислений, данных и маршрутов проектирования. Пользователь задаёт диапазоны параметров и приоритеты по производительности, энергопотреблению и площади кристалла, после чего система ищет Парето-оптимальные конфигурации.
Разработчики проверили SoC PLANNER на архитектуре AI-ускорителя и HPC-процессоре Rhea. По опубликованным результатам цикл исследования архитектуры удалось сократить на 30–40%, при этом выбранные конфигурации автоматически переводятся в готовый к синтезу RTL, а экологический показатель учитывается наряду с традиционными метриками PPA.
Для разработчиков электронной аппаратуры это сокращает число ручных итераций между системной архитектурой и реализацией, но не отменяет проверку моделей, ограничений технологии и итоговой верификации. Для подбора процессорной элементной базы смотрите раздел Микропроцессорные схемы в каталоге ООО «Телеметрия».
